جلسه دفاع از رساله: آقای ابوذر قربانی نژاد، گروه مهندسی الکترونیک
خلاصه خبر: طراحی و تحلیل اسیلاتورهای هارمونیکی موج میلی متری/زیرتراهرتز در تکنولوژی CMOS
چکیده: در این رساله بررسی جامعی بر روی اسیلاتورهای هارمونیکی فرکانس موج میلی¬متری/زیرتراهرتز در تکنولوژی CMOS صورت پذیرفته و برای اولین بار با استفاده از روش تحلیل اعوجاج چند هارمونیکی (PHD )، بیشینه بازدهی و توان هارمونیک دوم قابلدسترس از یک ترانزیستور معین (با ابعاد، فرکانس و تکنولوژی مشخص) که قرار است بهعنوان عنصر فعال در اسیلاتور هارمونیکی عمل نماید، محاسبه شده است. این مقادیر بیشینه مستقل از ساختار خاصی از اسیلاتورهای هارمونیکی بوده و لذا می¬توانند بهعنوان مرجعی برای مقایسه تکنیک¬های مختلف، مورد استفاده قرار گیرند. بر خلاف برخی از کارهای مشابه، در این رساله شرط مهم ارضای نوسان در هارمونیک اصلی نیز در نظر گرفته شده است که همین مسأله منجر به ارائه راهکاری تحلیلی/شبیه¬سازی برای انتخاب بهینه بار در خروجی (هارمونیک دوم) شده و همچنین ریشه برخی از تناقض¬گویی¬های مهم در مراجع مختلف را آشکار کرده است. در ادامه تکنیکی جهت افزایش Q واراکتورهای تکنولوژی CMOS که یکی از چالش¬های طراحی اسیلاتورها در فرکانس¬های موج میلی-متری/زیرتراهرتز است، ارائه شده است. در این تکنیک با افزودن دو خازن اضافه به واراکتور تکنولوژی ساختاری جدید که QEV نامیده شده ارائه شده که Q آن بهبود قابل توجهی (نزدیک به دو برابر) نسبت به واراکتور اصلی تکنولوژی یافته است. بهبود Q در ساختار QEV به بهای کاهش پارامتر صورت پذیرفته است. پس از ارائه تکنیک QEV، یک اسیلاتور هارمونیکی 200GHz در تکنولوژی 65nm CMOS پیشنهاد شده و مراحل طراحی و ساخت آن تشریح شده است. نتایج شبیه¬سازی EM نشان می¬دهد که این اسیلاتور دارای توان خروجی 3dBm، بازدهی حدود 6.5% و رنج قابل تنظیم 2.1% در فرکانس حدود 200GHz می¬باشد. این بازدهی، بالاترین بازدهی¬ای است که تا کنون برای اسیلاتورهای هارمونیکی در این محدوده فرکانسی گزارش شده است. برای افزایش توان خروجی، یک اسیلاتور دو هسته¬ای (که از کنار هم قرار گرفتن دو هسته مشابه اسیلاتور فوق ایجاد شده) طراحی شده است. نتایج شبیه¬سازی EM، توان خروجی 4.6dBm و بازدهی 4.5% را برای این اسیلاتور نشان می¬دهند. 21 خرداد 1398 / تعداد نمایش : 1875
|